Sekvenčný logický obvod
Sekvenčné logické obvody sú kombinované logické obvody s pamäťovými jednotkami. Tieto obvody nie sú plne závislé od vstupných stavov, aby poskytli výstup. Sú to dvojstavové logické obvody, čo znamená, že tieto obvody môžu udržiavať výstup neustále na vysokej „1“ alebo nízkej „0“, aj keď sa vstupy časom menia. Stav výstupu je možné zmeniť iba aplikáciou spúšťacieho impulzu v sekvenčných obvodoch.
Základné znázornenie sekvenčného obvodu je uvedené nižšie:
Klasifikácia sekvenčných obvodov
Sekvenčné obvody sú rozdelené na základe ich spúšťacích stavov, ako je uvedené nižšie:
- Sekvenčné obvody riadené udalosťou
Patria do rodiny asynchrónnych sekvenčných logických obvodov. Sú bezhodinové a môžu pracovať okamžite po prijatí vstupu. Výstup sa okamžite zmení podľa kombinácie vstupov. - Sekvenčné obvody poháňané hodinami
Patria do rodiny synchrónnych sekvenčných logických obvodov. Tieto sekvenčné obvody sú poháňané hodinami. To znamená, že vyžadujú hodinový signál, aby mohli pracovať so vstupnými kombináciami a produkovať výstup. - Sekvenčný obvod poháňaný impulzom
Tieto sekvenčné obvody môžu byť s hodinovým alebo bezhodinovým pohonom. V skutočnosti kombinujú vlastnosti sekvenčných obvodov riadených udalosťami a hodinami.
Pojem „synchrónny“ znamená, že hodinový signál môže meniť stavy sekvenčného obvodu bez použitia akéhokoľvek externého signálu. V asynchrónnych obvodoch je na resetovanie obvodu potrebný externý vstupný signál.
Pojem „cyklický“ znamená, že časť výstupu sa vracia späť na vstup ako spätná väzba. „Necyklický“ je však opakom cyklického, čo znamená, že v sekvenčných obvodoch neexistujú žiadne spätnoväzbové cesty.
Príklady sekvenčných obvodov – západky a klopné obvody
Západky aj klopné obvody sú sekvenčné obvody s určitými rozdielmi v princípoch ich fungovania. Západka nezahŕňa signály hodín pre stavy spúšťania, zatiaľ čo klopné obvody vyžadujú spúšťanie hodín, ako je znázornené na obrázku nižšie:
Vyššie uvedený obrázok predstavuje západku SR a klopný obvod SR. V prípade klopného obvodu vyššie je zobrazený hodinový impulz.
SR Flip Flop
Flip-flop SR je rovnako ako západka SR s dodatočnou funkciou hodín. Funkciou spúšťača hodín je zapnutie klopného obvodu a klopný obvod sa pri absencii hodinového impulzu správa ako mŕtvy.
Bloková schéma SR Flip Flop je zobrazená nižšie:
Schéma obvodu
Klopné obvody SR sa v podstate skladajú z brán NAND, rovnako ako západka SR. Vstup hodín je však indikovaný medzi prvými dvoma bránami NAND a indikovaným spúšťaním hodín, ako je uvedené nižšie:
Tabuľka pravdy
Pravdivostná tabuľka obsahujúca všetky štyri možné kombinácie vstupov na svorkách S & R spolu s dvoma stavmi výstupov, Q & je v tabuľke nižšie:
Hodinový vstup je vždy udržiavaný na E=1, aby sa umožnila činnosť klopného obvodu SR. Nižšie sú uvedené štyri kombinácie vstupov a výstupov:
1: Keď S=0, R=1 (množina):
Výstup Q dosiahne vysoký stav, keď S=0 & R=1
2: Keď S=1, R=0 (Reset):
Výstup Q sa zmení na nulu, zatiaľ čo výstup Q'=1, keď S=1 & R=0.
3: Keď S=1, R=1 (žiadna zmena):
Výstup zostáva vo svojom predchádzajúcom stave, ako to pripomína klopný obvod SR.
4: Keď S=0, R=0 (neurčité):
Výstupy sú neurčité, pretože oba vstupy sú nízke.
Schéma prepínania
Diagram prepínania klopného obvodu SR možno vykresliť nižšie pre vysoké a nízke stavy vstupov „S“ a „R“ s výstupmi. Schéma spínania sa zdá byť v poriadku, kým sa oba vstupné stavy nezmenia na „0“ a výstupy sa nestanú neplatnými. Po neplatnom stave sa klopný obvod SR stane nestabilným, pričom jeden výstup sa môže prepínať rýchlejšie ako druhý, čo vedie k neurčitému správaniu.
Typy SR Flip Flop:
Žabky SR možno zostaviť pomocou hradla AND, NAND a NOR. Podrobnosti o konfigurácii spolu s pravdivostnými tabuľkami každého typu sú uvedené nižšie.
1- Pozitívny NAND Gate SR Flip Flop
Pozitívny klopný obvod hradla NAND pridáva dve extra hradla NAND v základnom klopnom obvode SR. Kladná brána NAND sa prepne do stavov nastavenia a resetovania použitím vysokého vstupu namiesto nízkych vstupov v základnom klopnom obvode SR. Inými slovami, vstup „1“ na svorke „S“ poskytne stav nastavenia, zatiaľ čo vstup „1“ na svorke „R“ poskytne stav resetovania.
Okrem toho sa teraz objavuje prípad neplatného stavu, keď sú oba vstupy vysoké, zatiaľ čo oba nulové vstupy nemajú žiadnu zmenu na výstupoch.
2-NOR Gate SR Flip Flop
Klopné obvody SR možno skonštruovať aj pomocou dvoch brán NOR. Táto konfigurácia funguje podobne ako konfigurácia kladných brán NAND. Stavy nastavenia a resetovania sa spúšťajú vysokým impulzom alebo „1′“ namiesto nízkeho impulzu alebo „0“ v základnej konfigurácii klopného obvodu SR. Pravdivostná tabuľka zobrazuje rovnaké výstupné stavy ako kladný klopný obvod NAND hradla SR.
3-taktovaný SR Flip Flop
Taktované klopné obvody SR odoberajú svoje vstupy z dvoch brán AND. Jeden zo vstupov hradla AND je vstupný signál pre svorky klopného obvodu SR, zatiaľ čo druhý vstup je hodinový alebo povolený. V tejto konfigurácii hrá významnú úlohu hodinový impulz. Hodinový impulz môže podľa potreby prepínať dve ďalšie brány NAND, aby sa zapli alebo vypli, aby sa zabezpečila lepšia kontrola stavu výstupu. Keď je povolený vstup „EN“ vysoký, všetky funkcie hradla NAND poskytujú výstup. Keď je aktivačný vstup „EN“ nízky, dve dodatočné brány NAND sa odpoja a klopný obvod SR vyvolá predchádzajúce stavy.
Aplikácia – Spínač Debounce Circuit
Žabky SR sa spúšťajú hranou a prepínajú svoje stavy celkom hladko. Dokážu eliminovať odskakovanie mechanických spínačov. K javu odskakovania dochádza, keď externý mechanický spínač úplne neovláda vnútorné kontakty a kontakty odskočia skôr, ako sa zatvoria alebo otvoria. Tento proces vytvára pole nežiaducich signálov, ktoré môžu neočakávane spustiť logické hradla predtým, ako sa použijú skutočné vstupy.
V konfigurácii odskoku spínača sú kontakty mechanického spínača spojené s nastavovacími a resetovacími svorkami základného klopného obvodu SR, ako je znázornené nižšie:
Keď sú klopné obvody SR spúšťané okrajom, počiatočný stav vstupu sa bude počítať do generovania výstupu, bez ohľadu na neskoršie výkyvy na vstupe. Aj keď dôjde k množstvu stavov zatvorenia-otvorenia v dôsledku skákania spínača, ako je znázornené nižšie, výstupom bude stále jeden hladký impulz.
Záver
Sekvenčné logické obvody sa líšia od kombinačných obvodov na základe pamäťových jednotiek. Tieto logické obvody závisia od minulých vstupných stavov, ako aj od súčasných vstupných stavov. Tieto obvody môžu udržiavať svoje výstupné stavy na vysokej alebo nízkej úrovni, aj keď sa vstupy časom menia. Najbežnejším príkladom sekvenčných logických obvodov sú klopné obvody SR. Sú rovnako ako západka SR s prídavnými pamäťovými jednotkami.